DDR記憶體既然叫做雙倍速率SDRAM（Dual date rate SDRSM），就是說是SDRAM的陞級換代產品。從技術上分析，DDR SDRAM最重要的改變是在介面數據傳輸上，其在時鐘信號上昇緣與下降緣時各傳輸一次數據，這使得DDR的數據傳輸速率為傳統SDRAM的兩倍。那麼大家就應該知道了，我們所說的DDR400，DDR333，DDR266，他們的工作頻率其實僅為那些數值的一半，也就是說DDR400工作頻率為200MHz。
FSB與記憶體頻率的關係
首先請大家看看表一：FSB(Front Side Bus：前端總線)和記憶體比率與記憶體實際運行頻率的關係。
該值就是“3-4-4-8”記憶體時序參數中的第2個參數，即第1個4。RAS# to CAS# Delay(也被描述為：tRCD、RAS to CAS Delay、Active to CMD)，表示"行尋址到列尋址延遲時間"，數值越小，性能越好。對記憶體進行讀、寫或刷新操作時，需要在這兩種脈衝信號之間插入延遲時鐘周期。在JEDEC規范中，它是排在第二的參數，降低此延時，可以提高系統性能。建議該值設定為3或2，但如果該值設定太低，同樣會導致系統不穩定。該值為4時，系統將處於最穩定的狀態，而該值為5，則太保守。
該值就是該值就是“3-4-4-8”記憶體時序參數中的最後一個參數，即8。Min RAS# Active Time (也被描述為：tRAS、Active to Precharge Delay、Row Active Time、Precharge Wait State、Row Active Delay、Row Precharge Delay、RAS Active Time)，表示“記憶體行有效至預充電的最短周期”，調整這個參數需要結合具體情況而定，一般我們最好設在5－10之間。這個參數要根據實際情況而定，並不是說越大或越小就越好。
Write Recovery Time (tWD)，表示“寫恢復延時”。該值說明在一個激活的bank中完成有效的寫操作及預充電前，必須等待多少個時鐘周期。這段必須的時鐘周期用來確保在預充電發生前，寫緩衝中的數據可以被寫進記憶體單元中。同樣的，過低的tWD雖然提高了系統性能，但可能導致數據還未被正確寫入到記憶體單元中，就發生了預充電操作，會導致數據的丟失及損壞。
Write CAS Latency (tWCL)，表示“寫指令到行地址控制器延時”。SDRAM記憶體是隨機訪問的，這意味著記憶體控制器可以把數據寫入任意的物理地址，大多數情況下，數據通常寫入距離目前列地址最近的頁面。tWCL表示寫入的延遲，除了DDRII，一般可以設為1T，這個參數和大家熟悉的tCL（CAS-Latency）是相對的，tCL表示讀的延遲。
DRAM Bank Interleave
可選的設定：Enable， Disable
DRAM Bank Interleave，表示“DRAM Bank交錯”。這個設定用來控制是否啟用記憶體交錯式(interleave)模式。Interleave模式允許記憶體bank改變刷新和訪問周期。一個bank在刷新的同時另一個bank可能正在訪問。最近的實驗表明，由於所有的記憶體bank的刷新周期都是交叉排列的，這樣會產生一種流水線效應。
DRAM Data Drive Strength表示“DRAM數據驅動強度”。這個參數決定記憶體數據總線的信號強度，數值越高代表信號強度越高。它主要用於處理高負荷的記憶體讀取時，增加DRAM的駕馭能力。因此，如果你的系統記憶體的讀取負荷很高，則應將該值設定為高(Hi/High)。它有助於對記憶體數據總線超頻。但如果你並沒有超頻，提升記憶體數據線的信號強度，可以提高超頻後速度的穩定性。此外，提升記憶體數據總線的信號強度並不能增強SDRAM DIMM的性能。因此，除非你記憶體有很高的讀取負荷或試圖超頻DIMM，建議設定DRAM Data Drive Strength的值為低(Lo/Low)。
Strength Max Async Latency目前還沒能找到任何關於此項參數的說明，不知道其功能。感覺網友的經驗，在進行Everest的LatencyTest時，可以看出一些差別。在我的BH-6上，參數從8ns到7ns在Latency Test的測試結果中有1ns的區別。從7ns調低6ns後，測試結果又減少了2ns。
